Editor : Vivado 2020.2
FPGA Board : Cmod A7-35t (xc7a35tcpg236-1)
CPU Core : MicroBlaze (Xilinx 에서 제공하는 IP)
1) Create Block Design
2) Design name 설정 > OK
3) ' + ' > Search : "MicroBlaze" > MicroBlaze
4) Run Block Automation
5) Local Memory : "128KB" 설정 > OK
6) Core 확인
7) Clocking Wizard 더블클릭
8) CLK_IN1 -> Board Interface : sysclock 설정
9) Run Connection Automation
10) All Automation 설정 > OK
11) sys_clock -> sysclk 으로 변경 (xdc 파일과 동일하게)
12) ' + ' > Search : "uart" > AXI Uartlite
13) Run Connection Automation
14) All Automation 설정 > OK
15) ' + ' > Search : "gpio" > AXI GPIO
16) All Automation 설정 > OK
17) led_2bit -> led 로 변경 (xdc 파일과 동일하게)
18) mb_gpio3_design RMB > Create HDL Wrapper...
19) Let Vivado manage wrapper and auto-update 설정 > OK
20) Design source -> mb_gpio3_design_wrapper.v 확인
21) XDC 파일 설정
22) Generate Bitstream
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